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基于DVB-S2协议的LDPC码译码算法研究
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作者 刘盟 李家强 +2 位作者 李杰 赤诚 肖立伊 《微电子学与计算机》 北大核心 2019年第3期71-76,共6页
在通信过程中,由于信道的干扰,会使信息出错,通常会使用纠错码来提高传输数据的正确率.在纠错码中级联码以优秀的性能被广泛应用.而LDPC码作为接近香农限的特别好码受到越来越多的应用,所以对LDPC码编解码算法的研究成为了热点.本文以DV... 在通信过程中,由于信道的干扰,会使信息出错,通常会使用纠错码来提高传输数据的正确率.在纠错码中级联码以优秀的性能被广泛应用.而LDPC码作为接近香农限的特别好码受到越来越多的应用,所以对LDPC码编解码算法的研究成为了热点.本文以DVB-S2协议的前向纠错系统中LDPC码为研究背景,对LDPC码译码算法最小和算法(Minimum Sum Algorithm,MSA)、偏移最小和算法(Offset Minimum Sum Algorithm,OMSA)及归一化最小和算法(Normalized Minimum Sum Slgorithm,NMSA)进行了介绍.本文提出了一种最小和算法的实现方法,并且用于归一化最小和算法和偏移最小和算法的实现,之后通过对迭代次数和误码率的对比,选择出偏移量为0.1,迭代次数为20次的的偏移最小和算法作为最优算法来实现LDPC码译码器设计. 展开更多
关键词 DVB-S2 LDPC最小算法 偏移最小算法
IEEE802.16e标准LDPC译码器设计与实现 被引量:4
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作者 杨建平 陈庆春 《通信技术》 2010年第5期84-86,206共4页
LDPC码自在上个世纪90年代被重新发现以来,以其接近香农极限的差错控制性能,以及译码复杂度低、吞吐率高的优点引起了人们的关注,成为继Turbo码之后信道编码界的又一研究热点。利用FPGA设计并实现了一种基于IEEE802.16e标准的LDPC码译... LDPC码自在上个世纪90年代被重新发现以来,以其接近香农极限的差错控制性能,以及译码复杂度低、吞吐率高的优点引起了人们的关注,成为继Turbo码之后信道编码界的又一研究热点。利用FPGA设计并实现了一种基于IEEE802.16e标准的LDPC码译码器。该译码器采用偏移最小和(Offset Min-Sum)算法,其偏移因子β取值为0.125,具有接近置信传播(Belief Propagation)算法浮点的性能。译码器在结构上采用了部分并行结构,可以灵活支持标准中定义的所有码率和码长的LDPC码的译码。此外,该译码器还支持对连续输入的数据块进行处理,并具有动态停止迭代功能。硬件综合结果表明,该译码器工作频率为150MHz时,固定15次迭代,最低可达到95Mb/s的译码吞吐率,完全满足802.16e标准的要求。 展开更多
关键词 IEEE802.16E LDPC码译码器 偏移最小算法 FPGA
基于密度进化理论改进的LDPC码偏移最小和算法 预览
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作者 钱方磊 王秀敏 常虹 《电子器件》 CAS 北大核心 2019年第3期693-697,共5页
针对目前LDPC码偏移最小和算法的偏移因子的选取方式不够准确灵活等问题,提出了一种基于密度进化理论改进的最小和算法,称为DOMS算法。该算法首先根据密度进化理论计算BP算法和MS算法在每次迭代译码过程中,校验节点传递给变量节点的信... 针对目前LDPC码偏移最小和算法的偏移因子的选取方式不够准确灵活等问题,提出了一种基于密度进化理论改进的最小和算法,称为DOMS算法。该算法首先根据密度进化理论计算BP算法和MS算法在每次迭代译码过程中,校验节点传递给变量节点的信息的概率质量函数,然后由两者的差值得出每次迭代对应的偏移因子β m,m表示第m次迭代。再对偏移因子序列β m做加权平均处理得到新的偏移因子β。通过使用该偏移因子,DOMS算法与经典的OMS算法相比,仿真结果表明大约可以取得0.2dB的增益。此外,当对比与BP算法译码性能相近的LMMSE Min Sum算法时,DOMS算法在获得相似译码性能的基础上,可以节省大约28.29%的逻辑元器件和34.33%的内存。 展开更多
关键词 密度进化 LDPC码 基于密度进化理论的偏移最小算法 修正的偏移因子 偏移最小算法
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多码率QC-LDPC译码器设计与实现 被引量:2
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作者 陈赟 陈翔 +1 位作者 赵明 王京 《通信技术》 2011年第2期34-35,38共3页
低密度奇偶校验码(LDPC)是目前最有效的差错控制手段之一,而其中准循环LDPC码(QC-LDPC)应用最为广泛。提出了一种通用的多码率QC-LDPC译码器设计方法,并在FPGA上完成了实现和测试。测试结果表明,该多码率译码器在资源占用不超过2种... 低密度奇偶校验码(LDPC)是目前最有效的差错控制手段之一,而其中准循环LDPC码(QC-LDPC)应用最为广泛。提出了一种通用的多码率QC-LDPC译码器设计方法,并在FPGA上完成了实现和测试。测试结果表明,该多码率译码器在资源占用不超过2种码率译码器资源之和的前提下能够有效支持至少3种码率;且工作时钟在110 MHZ时,固定迭代次数为16次,该译码器的吞吐率能保持在110 Mb/s以上。 展开更多
关键词 多码率 QC-LDPC译码器 偏移最小算法 现场可编程门阵列
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