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车辆自组织网络中新型NP-CSMA随机多址协议研究分析 认领 被引量:2
1
作者 占港 丁洪伟 +2 位作者 柳虔林 杨志军 周圣杰 《计算机工程与科学》 CSCD 北大核心 2019年第1期73-79,共7页
智能交通的出现使得车辆自组织网络受到越来越多的关注。车辆自组织网络的动态拓扑结构变化非常剧烈,这对网络的吞吐率、传输速率等性能提出了很高的要求。提出1种具有握手机制协议的自适应多通道双时钟NP-CSMA随机多址接入协议。该协... 智能交通的出现使得车辆自组织网络受到越来越多的关注。车辆自组织网络的动态拓扑结构变化非常剧烈,这对网络的吞吐率、传输速率等性能提出了很高的要求。提出1种具有握手机制协议的自适应多通道双时钟NP-CSMA随机多址接入协议。该协议首先区分2种P-CSMA协议,握手机制成功解决了隐藏的终端问题,双时钟机制减少了平均空闲时间,多通道机制增加通道数量和划分用户优先级的同时提高了系统吞吐率,自适应机制能够使系统在高负载下保持稳定吞吐率。还对该协议的传输速率进行了分析,得出该协议的传输速率相对较高的结论。通过平均周期方法推导吞吐率和传输速率的计算公式,仿真结果与理论推导一致。 展开更多
关键词 车辆自组织网 自适应 多通道 双时钟 CSMA 吞吐率 传输率
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双核SoC芯片扫描链测试设计与实现 认领
2
作者 刘广东 石国帅 徐浩然 《计算机测量与控制》 2017年第4期15-17,33共4页
针对芯片生产过程中可能引入短路和断路等制造缺陷的问题,实现了基于扫描链测试的双核SoC芯片可测性设计电路;根据双核SoC中DSP硬核、CP,在CPU软核和其它硬件逻辑中插入新的扫描链电路;扫描链测试支持固定型故障测试和时延相关故障... 针对芯片生产过程中可能引入短路和断路等制造缺陷的问题,实现了基于扫描链测试的双核SoC芯片可测性设计电路;根据双核SoC中DSP硬核、CP,在CPU软核和其它硬件逻辑中插入新的扫描链电路;扫描链测试支持固定型故障测试和时延相关故障测试;针U软核特点采用不同的扫描链设计方案:利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试;采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6%,时延故障测试覆盖率可以达到84.9%,满足芯片测试覆盖率要求。 展开更多
关键词 可测性设计 扫描链测试 双核 片上时钟控制
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金华电视台播出方式的演变和安全播出介绍 认领 被引量:6
3
作者 沈顺清 《电视技术》 北大核心 2012年第14期82-84,共3页
描述了金华电视台节目播出从手动到自动、从模拟到全国首个地市级高清频道试播的发展历程,分析了每个阶段的播出构架和影响安全播出的因素,给出了为消除播出隐患而进行双通道改造的例子,并根据实际经验对如何做好安全播出提出了一些... 描述了金华电视台节目播出从手动到自动、从模拟到全国首个地市级高清频道试播的发展历程,分析了每个阶段的播出构架和影响安全播出的因素,给出了为消除播出隐患而进行双通道改造的例子,并根据实际经验对如何做好安全播出提出了一些见解。 展开更多
关键词 自动播出系统 双通道 UPS电源 跳线盘 时钟系统 同步系统 高清播出
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基于分簇的双簇首水下传感器网络时间同步算法 认领
4
作者 孔维全 刘广钟 《计算机工程》 CAS CSCD 北大核心 2020年第2期214-220,229共8页
水下传感器的时间同步会受到节点移动、传播时延、能耗等因素的影响,陆地传感器的时间同步算法无法直接应用于水下环境。综合考虑水下通信的特点,提出一种基于分簇的双簇首辅助时间同步算法。基于节点能耗和深度对其进行分簇,从簇中选取... 水下传感器的时间同步会受到节点移动、传播时延、能耗等因素的影响,陆地传感器的时间同步算法无法直接应用于水下环境。综合考虑水下通信的特点,提出一种基于分簇的双簇首辅助时间同步算法。基于节点能耗和深度对其进行分簇,从簇中选取2个最优节点作为主副簇首,引入节点移动模型以减小节点移动性造成的计算误差,并使用移动信标节点完成簇首间的同步。在此基础上,利用双簇首对普通节点进行同步,并考虑声速动态变化对同步性能的影响。仿真结果表明,与TSHL、MU-Sync、multi-hop、D-Sync等算法相比,该算法的能耗较低,同步精度较高。 展开更多
关键词 水下传感器 分簇 双簇首 时间同步 时钟频偏
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基于多中继散射组网的时钟恢复方案 认领
5
作者 赵靖远 张涛 李斐 《计算机测量与控制》 2018年第10期280-285,共6页
由于目前存在的准同步时钟恢复方案不能够满足多中继散射通信的抖动指标,所以提出一种在多中继的散射信道中的低抖动时钟恢复方案;该方案由一个数字锁相环和一个模拟锁相环共同实现,即双环提取方案;数字锁相环主要是利用定时误差恢复... 由于目前存在的准同步时钟恢复方案不能够满足多中继散射通信的抖动指标,所以提出一种在多中继的散射信道中的低抖动时钟恢复方案;该方案由一个数字锁相环和一个模拟锁相环共同实现,即双环提取方案;数字锁相环主要是利用定时误差恢复出一个存在抖动的时钟,再由模拟锁相环对恢复出的抖动时钟进一步提纯;传统时钟恢复方案的误差为输入码率下的一比特时长,该新型方案将提高误差精度,从而大大降低在多中继传输中的时钟抖动,这将是散射通信组网的关键技术。 展开更多
关键词 时钟恢复 锁相环 双环提取方案 时钟抖动
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基于高速CMOS时钟的数据恢复电路设计与仿真 认领
6
作者 李翠玲 《电子设计工程》 2018年第6期180-184,共5页
文中基于2.5 GB/s的高速型数据收发器模型,采用SMIC 0.18μm的双半速率CMOS时钟进行数据的恢复处理。设计CMOS时钟主要包含:提供数据恢复所需等相位间隔参考时钟的1.25 GHz、16相频锁相环电路;采用电流逻辑模式前端电路构成的复用CDR环... 文中基于2.5 GB/s的高速型数据收发器模型,采用SMIC 0.18μm的双半速率CMOS时钟进行数据的恢复处理。设计CMOS时钟主要包含:提供数据恢复所需等相位间隔参考时钟的1.25 GHz、16相频锁相环电路;采用电流逻辑模式前端电路构成的复用CDR环路;滤除亚稳态时钟的采样超前、滞后鉴相器;选择时钟与相位插值的控制时钟电路,以及基于折半、顺序查询算法的数字滤波电路。并对时钟进行数模混合仿真检测,测试结果表明:电路对于2.5 GB/s的差分输入数据,可快速高效完成数据恢复和时钟定时复位,具备极高的开发与应用前景。 展开更多
关键词 高速CMOS恢复时钟 双环半速率电路 鉴相与时钟选择 数字滤波器
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基于双模算法的脉搏波速度测量方法研究 认领 被引量:1
7
作者 刘聪 刘云清 《电子与信息学报》 EI CSCD 北大核心 2018年第4期964-970,共7页
人体脉搏波速度(PWV)被认为是体现心脑血管健康和血管壁弹性变化的重要因素之一。医学上对脉搏波速的研究也变得越来越热,许多诸如糖尿病、高血压、冠心病、动脉硬化等疾病也都与之有密切关系。因此,对脉搏波速度(PWV)的检测具有... 人体脉搏波速度(PWV)被认为是体现心脑血管健康和血管壁弹性变化的重要因素之一。医学上对脉搏波速的研究也变得越来越热,许多诸如糖尿病、高血压、冠心病、动脉硬化等疾病也都与之有密切关系。因此,对脉搏波速度(PWV)的检测具有重要的、特殊的意义。该文主要从信号提取和信号分析方面入手研究脉搏波,利用标准时钟信号插入所提取的肱动脉与桡动脉信号之间以及多点脉搏波信号相位差之间取平均值的双模算法,从而更精确地计算出PwV,并且其求解的PWV标准差为0.06~0.12。该文所使用的双模算法在实时性、测量精度和稳定性方面,优于传统的Pwv测量方法,可应用于脉搏波相关的医学研究和实验中。 展开更多
关键词 脉搏波速度 双模算法 信号分析 标准时钟
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基于一机双天线站间单差的周跳探测与修复 认领
8
作者 王明华 王解先 +1 位作者 董大南 陈雯 《同济大学学报:自然科学版》 EI CAS CSCD 北大核心 2016年第3期462-468,共7页
基于对短基线单差模型的分析,使用站间载波相位观测值之差的变化率作为周跳检测量,对该量进行数值估算,分析钟跳对该量的影响,从理论上证明该检测量可用于一机双天线单差短基线解算中的周跳探测,并提出相应的周跳探测与修复方法.采用实... 基于对短基线单差模型的分析,使用站间载波相位观测值之差的变化率作为周跳检测量,对该量进行数值估算,分析钟跳对该量的影响,从理论上证明该检测量可用于一机双天线单差短基线解算中的周跳探测,并提出相应的周跳探测与修复方法.采用实测数据进行实验分析,结果表明,对于一机双天线短基线数据,该方法不受钟跳影响,能有效探测和修复周跳. 展开更多
关键词 时钟同步 一机双天线 单差模型 周跳探测 钟跳
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基于SDH网络的广域同步性能检测技术研究 认领 被引量:2
9
作者 朱海龙 陈波 +5 位作者 姚浩 陈浩敏 蒋愈勇 许爱东 杨乐 熊汉 《自动化与仪器仪表》 2016年第3期124-126,129共4页
随着电力系统更加注重全网时间统一溯源及同步性能,全网广域同步及其检测技术变得尤为重要。本文介绍了实验室和现场环境中SDH El业务通道时延特性的影响因素,总结并研究SDH网络广域同步性能检测的技术,提出一种基于铷钟/晶振双时钟模... 随着电力系统更加注重全网时间统一溯源及同步性能,全网广域同步及其检测技术变得尤为重要。本文介绍了实验室和现场环境中SDH El业务通道时延特性的影响因素,总结并研究SDH网络广域同步性能检测的技术,提出一种基于铷钟/晶振双时钟模型的SDH网络广域同步性能检测方法。 展开更多
关键词 SDH网络 广域同步 检测技术 双时钟模型
低功耗格雷码计数器ASIC设计 认领
10
作者 李镇 《工业控制计算机》 2015年第8期17-19,22共4页
针对工业用旋转编码器圈数计量需求,设计了一种低功耗、高可靠性的格雷码计数器芯片。采用多级休眠唤醒模式配合时钟门控,保证平均工作功耗小于30μA,电池供电续航5-10年。针对RC时钟频率漂移,格雷码信号不稳定等问题,引入了时钟校准和... 针对工业用旋转编码器圈数计量需求,设计了一种低功耗、高可靠性的格雷码计数器芯片。采用多级休眠唤醒模式配合时钟门控,保证平均工作功耗小于30μA,电池供电续航5-10年。针对RC时钟频率漂移,格雷码信号不稳定等问题,引入了时钟校准和码距滤波方式加以解决,增强了系统的可靠性。采用双时钟沿触发寄存器取代标准D触发器的设计,保证了0.25μm 2.5V工艺电路,在1.8V供电条件下也可正常工作。 展开更多
关键词 格雷码 休眠唤醒 双沿触发器 时钟门控 校准 码距滤波
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高速CMOS时钟数据恢复电路的设计与仿真 认领 被引量:3
11
作者 邓军勇 蒋林 曾泽沧 《微电子学与计算机》 CSCD 北大核心 2014年第11期56-63,68共9页
针对2.5Gb/s高速收发器采用SMIC 0.18μm CMOS工艺,设计了双环半速率时钟数据恢复电路,其中锁相环环路为时钟数据恢复电路提供16相1.25GHz、等相位间隔的参考时钟,CDR环路包括采用电流模式逻辑的前端1:2解复用电路、基于相位插值与选择... 针对2.5Gb/s高速收发器采用SMIC 0.18μm CMOS工艺,设计了双环半速率时钟数据恢复电路,其中锁相环环路为时钟数据恢复电路提供16相1.25GHz、等相位间隔的参考时钟,CDR环路包括采用电流模式逻辑的前端1:2解复用电路、基于相位插值与选择的时钟恢复电路、可以消除亚稳态的超前滞后采样型鉴相器电路,以及基于精度可预置的"折半与顺序查找"相位选择算法的数字滤波器电路.采用SpectreVerilog进行数模混合仿真,结果表明电路可以正确处理2.5Gb/s差分输入数据,完成时钟恢复与数据重定时. 展开更多
关键词 时钟数据恢复 双环半速率结构 相位插值 数字滤波器
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北斗卫星时钟解耦控制电网信息同步采集系统设计 认领
12
作者 贾超广 肖海霞 《导航定位学报》 2014年第2期106-108,共3页
针对电网信息采集的同步问题,设计了一种基于北斗系统授时的时钟解耦控制电网信息同步采集系统.通过对比目前常用的时间同步方法及常用时钟源,提出了一种双时钟源融合及无缝转换算法,给出了系统的硬件结构和软件设计.通过实验表明,该系... 针对电网信息采集的同步问题,设计了一种基于北斗系统授时的时钟解耦控制电网信息同步采集系统.通过对比目前常用的时间同步方法及常用时钟源,提出了一种双时钟源融合及无缝转换算法,给出了系统的硬件结构和软件设计.通过实验表明,该系统同步精度高,性价比优良. 展开更多
关键词 电网信息 时间同步 双时钟源融合 北斗系统
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基于TSPC的4/5双模前置分频器设计 认领 被引量:1
13
作者 陶小妍 张海鹏 +1 位作者 阴亚东 王德君 《半导体技术》 CAS CSCD 北大核心 2014年第1期33-37,共5页
针对无线传感网络对射频电路高速、低功耗方面日益增长的性能要求,设计了一款用于高频锁相环中的高速、低功耗4/5双模前置分频器。在分析真单相时钟(TSPC)电路工作原理的基础上,指出了该电路结构存在的两个主要缺点,并结合器件工... 针对无线传感网络对射频电路高速、低功耗方面日益增长的性能要求,设计了一款用于高频锁相环中的高速、低功耗4/5双模前置分频器。在分析真单相时钟(TSPC)电路工作原理的基础上,指出了该电路结构存在的两个主要缺点,并结合器件工艺和物理给出了相应的版图优化解决方法。然后,采用SMIC0.18μm标准CMOS工艺,设计了一款基于这种改进后的真单相时钟电路的集成4/5双模前置分频器。在版图优化设计后利用CadenceSpectre进行了后仿真验证.结果表明,在直流电源电压1.8V时,该4/5双模前置分频器的最高工作频率可达到3.4GHz,总功耗仅有0.80mw。该4/5双模前置分频器的最低输入幅值为0.2V时,工作频率范围为20MHz~2.5GHz,能够满足面向无线传感网络应用的锁相环(PLL)的高速、低功耗性能要求。 展开更多
关键词 高频 低功耗 双模前置分频器 真单相时钟(TSPC) 锁相环(PLL)
基于无线通信网及GPS的双时钟源授时设计 认领 被引量:2
14
作者 欧阳明星 《实验室研究与探索》 CAS 北大核心 2013年第7期258-262,共5页
针对传统时钟走时不准,调校不方便的缺点,提出一种基于无线通信网及GPS的双时钟源授时系统设计,主机接收GPS卫星时间信号,通过无线通信网发送给所有子系统实现授时.为提高系统可靠性,设计DS12C887为主机备用时钟源,以备应急时使用,主机... 针对传统时钟走时不准,调校不方便的缺点,提出一种基于无线通信网及GPS的双时钟源授时系统设计,主机接收GPS卫星时间信号,通过无线通信网发送给所有子系统实现授时.为提高系统可靠性,设计DS12C887为主机备用时钟源,以备应急时使用,主机通过Internet网关接入互联网,实现远程控制及网络授时.系统硬件电路以STM8及STM32处理器为核心,使用CC1101射频通信模块构建无线通信网,设计无线通信协议及其组网策略,文章最后给出软件设计流程图.样机用于校园授时,控制打铃仪和万年历授时,运行稳定可靠. 展开更多
关键词 无线通信网 GPS 双时钟源 网络授时 远程控制
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双时钟FIFO在多通道高速传输系统中的应用 认领 被引量:6
15
作者 郑争兵 《核电子学与探测技术》 CAS CSCD 北大核心 2013年第5期637-640,共4页
介绍了一种跨时钟域传递数据的双时钟FIFO模型,并给出了该模型使用状态信号rdusedw和wrusedw产生空、满状态标志信号的控制方法。利用双时钟FIFO设计了多通道高速传输接口电路,在QuartusII9.0软件开发平台上进行电路时序仿真。结果表明F... 介绍了一种跨时钟域传递数据的双时钟FIFO模型,并给出了该模型使用状态信号rdusedw和wrusedw产生空、满状态标志信号的控制方法。利用双时钟FIFO设计了多通道高速传输接口电路,在QuartusII9.0软件开发平台上进行电路时序仿真。结果表明FIFO调度模块能够控制4对双时钟FIFO的数据流切换和分流,实现基于FPGA的主接收板与从发送板之间的高速数据通信。高速传输系统接口电路设计灵活,具有很好实用价值。 展开更多
关键词 双时钟FIFO 现场可编程门阵列 乒乓操作 高速数据通道
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一种分布控制双时钟FIFO的设计与实现 认领 被引量:3
16
作者 杨剑新 胡向东 李媛 《计算机工程与科学》 CSCD 北大核心 2013年第5期1-8,共8页
双时钟FIFO是一种常用的跨时钟域数据交接电路。随着SoC芯片内部时钟域种类的增加,传统方式实现的双时钟FIFO会增加时钟网络设计的复杂度,这已经成为影响芯片规模扩大和频率提升的因素之一。提出了一种分布控制双时钟FIFO结构,运用... 双时钟FIFO是一种常用的跨时钟域数据交接电路。随着SoC芯片内部时钟域种类的增加,传统方式实现的双时钟FIFO会增加时钟网络设计的复杂度,这已经成为影响芯片规模扩大和频率提升的因素之一。提出了一种分布控制双时钟FIFO结构,运用源同步数据传输技术,避免了将发送方时钟树分布到接收方而增加时钟网络设计的复杂度。详细介绍了该结构的一种实现方法,并针对性能和可实现性.简垂介绍了该设计可讲一专采取的优化措施. 展开更多
关键词 双时钟FIFO 分布控制 源同步数据传输 同步器 GRAY码
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一种基于FPGA的高速数据通道的实验方法 认领 被引量:11
17
作者 郑争兵 魏瑞 陈正涛 《实验室研究与探索》 CAS 北大核心 2012年第12期78-81,共4页
为了提高EDA实验教学效果,提出1种基于FPGA的高速数据通道的设计和实验仿真方法。该高速数据通道结构基于乒乓操作的原理,利用Quartus II软件提供的软核双时钟FIFO实现数据的流水式处理。将FPGA作为DSP和数字上变频器AD9857的数据通道... 为了提高EDA实验教学效果,提出1种基于FPGA的高速数据通道的设计和实验仿真方法。该高速数据通道结构基于乒乓操作的原理,利用Quartus II软件提供的软核双时钟FIFO实现数据的流水式处理。将FPGA作为DSP和数字上变频器AD9857的数据通道构建测试平台,使用嵌入式逻辑分析仪SignalTap II实时获取测试管脚数据,验证设计的正确性。在可靠通信的条件下,FPGA与C6416之间接口数据率达到240 MBps,与AD9857接口的数据率达到22.4 MBps,系统的设计和实验方法简单,可以应用于高速数据流传输的场合。 展开更多
关键词 双时钟FIFO FPGA 嵌入式逻辑分析仪 实验教学
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基于FPGA的高速采样缓存系统的设计与实现 认领 被引量:15
18
作者 郑争兵 《计算机应用》 CSCD 北大核心 2012年第11期3259-3261,共3页
为了提高高速数据采集系统的实时性,提出一种基于FPGA+DSP的嵌入式通用硬件结构。在该结构中,利用FPGA设计一种新型的高速采样缓存器作为高速A/D和高性能DSP之间数据通道,实现高速数据流的分流和降速。高速采样缓存器采用QuartusⅡ9.0... 为了提高高速数据采集系统的实时性,提出一种基于FPGA+DSP的嵌入式通用硬件结构。在该结构中,利用FPGA设计一种新型的高速采样缓存器作为高速A/D和高性能DSP之间数据通道,实现高速数据流的分流和降速。高速采样缓存器采用QuartusⅡ9.0软件提供的软核双时钟FIFO构成乒乓操作结构,在DSP的外部存储器接口(EMIFA)接口的控制下,完成高速A/D的数据流的写入和读出。测试结果表明:在读写时钟相差较大的情况下,高速采样缓存器可以节省读取A/D采样数据时间,为DSP提供充足的信号处理时间,提高了整个系统的实时性能。 展开更多
关键词 双时钟先进先出 现场可编程门阵列 高速采样 乒乓操作 外部存储器接口
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基于运动估计算法的PE模块的低功耗设计 认领
19
作者 杨玲 王旭 《微电子学与计算机》 CSCD 北大核心 2010年第9期122-125,共4页
基于运动估计算法的PE模块的硬件结构设计,文中提出了集群式电压调节算法,给电路分配双电压供电,相较于使用单一电压的电路,功耗减少了45.3%.在此基础上,进一步采用门控时钟技术来对电路精细化管理,取得了63.2%的功耗节省.... 基于运动估计算法的PE模块的硬件结构设计,文中提出了集群式电压调节算法,给电路分配双电压供电,相较于使用单一电压的电路,功耗减少了45.3%.在此基础上,进一步采用门控时钟技术来对电路精细化管理,取得了63.2%的功耗节省.此外,针对多电压电路结构,提出了一种新的电平转化器以获得更小的功耗和延时. 展开更多
关键词 双电压设计 集群式电压调节 门控时钟 电平转化器
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双模导航接收机时间系统一致性研究 认领 被引量:1
20
作者 徐伯健 符京杨 +1 位作者 敬必刚 朱克家 《无线电工程》 2010年第6期 51-53,共3页
卫星导航接收机在某些特殊地域使用时,集成了GPS和GLONASS的双模接收机可以弥补单模接收机的劣势,从而明显提高定位的可靠性及可用性。而GPS和GLONASS时间系统的不一致性对GPS/GLONASS双模接收机有重要制约,对其定位精度产生了一定影响... 卫星导航接收机在某些特殊地域使用时,集成了GPS和GLONASS的双模接收机可以弥补单模接收机的劣势,从而明显提高定位的可靠性及可用性。而GPS和GLONASS时间系统的不一致性对GPS/GLONASS双模接收机有重要制约,对其定位精度产生了一定影响。对GPS和GLONASS的时间系统差异进行了研究,给出对其一致性分析的具体方法。可推广至多导航模块的接收机中,从而使定位精度更加精准可靠。 展开更多
关键词 双模接收机 时间系统 钟差 定位精度
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